ÄÁÅÙÃ÷»ó¼¼º¸±â

Digital ȸ·Î¼³°è½Ç¹«
Digital ȸ·Î¼³°è½Ç¹«
  • ÀúÀÚ<±¸Àθð>,<¾È±Ôö>,<º¯Çü±¸> °øÀú
  • ÃâÆǻ纹µÎÃâÆÇ»ç
  • ÃâÆÇÀÏ2017-03-06
  • µî·ÏÀÏ2019-07-30
º¸À¯ 1, ´ëÃâ 0, ¿¹¾à 0, ´©Àû´ëÃâ 14, ´©Àû¿¹¾à 0

Ã¥¼Ò°³

º» ±³Àç´Â ´Ü¼øÈ÷ Verilog HDLÀÇ ¹®¹ýÀ» ¼Ò°³Çϰųª, XILINX VIVADO Tool¿¡ ´ëÇÑ »ç¿ë¹ýÀ» ¾Ë·ÁÁִ ´Ü°è¸¦ ³Ñ¾î¼­ Digitalȸ·Î¸¦ ¼³°èÇϴ ¹æ¹ýÀ» ÀÍÈûÀ¸·Î½á, ½º½º·Î Verilog HDLÀ» »ç¿ëÇÏ¿© Digital È¸·Î¸¦ ¼³°èÇÏ°í ±¸ÇöÇϴ ´É·ÂÀ» À°¼ºÇÔ¿¡ ÁßÁ¡À» µÎ°í ±âȹµÈ ±³ÀçÀÌ´Ù. ÀÌ ±³À縦 µû¶ó Ãæ½ÇÇÏ°Ô ÇнÀÇÏ°í ³ª¸é, Digital È¸·Î·Î ±¸ÇöÇØ º¸°í ½ÍÀº ±â´ÉÀÌ »ý°¢³µÀ» ¶§ ¾î¶² °úÁ¤À» °ÅÃļ­ Digital Hardware·Î Á¦ÀÛÇÒ °ÍÀΰ¡¿¡ ´ëÇØ ½º½º·Î Á¢±ÙÇÒ ¼ö Àִ ´É·ÂÀ» °®Ãß°Ô µÉ °ÍÀÌ´Ù.

¸ñÂ÷

PART 1  Digital È¸·Î¼³°è¸¦ ½ÃÀÛÇϱâ À§ÇØ ÇÊ¿äÇÑ Áö½Äµé

Á¦1°ú Verilog HDL·Î Digital È¸·Î¼³°è¸¦ ½ÃÀÛÇϱâ À§ÇÑ »çÀüÇнÀ (Pre Study)  
1.1 Analog½ÅÈ£¿Í Digital½ÅÈ£ ÀÌÇØÇÏ±â  
1.2 Digital È¸·Î ±âÃÊ  
1.3 Digital È¸·Î ¼³°è °³¿ä

PART 2  Verilog HDL·Î ¼³°èÇϱâ 

Á¦2°ú Verilog HDL ÇнÀ 1 : VIVADO ToolÀ» È°¿ëÇÑ ¼³°è °úÁ¤ ÀÍÈ÷±â
2.1 ¡´2 Input AND Gate¡µ±¸ÇöÀ» À§ÇÑ Verilog HDL ÇнÀ  
2.2 ¡´2 Input AND Gate¡µ±¸ÇöÀ» À§ÇÑ VIVADO Tool ½Ç½À  

Á¦3°ú Verilog HDL ÇнÀ 2 : Á¶ÇÕȸ·Î1 (Gate, Multiplexer)  
3.1 Gate, Multiplexer ±¸ÇöÀ» À§ÇÑ Verilog HDL ÇнÀ  
3.2 Gate, Multiplexer ±¸ÇöÀ» À§ÇÑ Verilog HDL ½Ç½À  

Á¦4°ú Verilog HDL ÇнÀ 2 : »ê¼ú¿¬»ê, °èÃþ±¸Á¶¸¦ À§ÇÑ Verilog HDL  
4.1 »ê¼ú¿¬»ê°ú 7 Segment Decoder ±¸ÇöÀ» À§ÇÑ Verilog HDL ÇнÀ
4.2 »ê¼ú¿¬»ê°ú 7 Segment Decoder ±¸ÇöÀ» À§ÇÑ Verilog HDL ½Ç½À  

Á¦5°ú Verilog HDL ÇнÀ 4 : ¼øÂ÷ȸ·Î ¼³°è¸¦ À§ÇÑ Verilog HDL
5.1 ¼øÂ÷ȸ·Î ¼³°è¸¦ À§ÇÑ Verilog HDL ÇнÀ  
5.2 ¼øÂ÷ȸ·Î ¼³°è¸¦ À§ÇÑ Verilog HDL ½Ç½À

PART 3  Verilog HDL·Î ±¸ÇöÇϱâ 

Á¦6°ú ½Ç½ÀÀåºñ Hardware ÀÍÈ÷±â 1: LED, 7 Segment  
6.1 Counter°ª LED·Î Ç¥½ÃÇϱ⠽ǽÀ  
6.2 Seven Segment Ç¥½ÃÇϱ⠽ǽÀ  

Á¦7°ú ½Ç½ÀÀåºñ Hardware ÀÍÈ÷±â 2: Key matrix  
7.1 Key Scan ModuleÁ¦¾îȸ·Î ¼³°èÇÏ±â  
7.2 Key Value Assign È¸·Î ¼³°èÇÏ±â  
7.3 8 digit BCD data »ý¼º È¸·Î ¼³°èÇÏ±â  
7.4 8 digit segment control È¸·Î ¼³°èÇÏ±â  
7.5 Key Matrix Display È¸·Î¿¡ ´ëÇÑ Top Module   
7.6 Key Matrix Displayȸ·Î¿¡ ´ëÇÑ Hardware Test    
7.7 VIVADO lntegrated Logic Analyzer¸¦ È°¿ëÇÑ Hardware Test  

PART 4  ¼³°è Project ¼öÇàÇϱâ

(°úÁ¦¿¡ ´ëÇÑ °³³ä Á¤ÀǺÎÅÍ ¼³°è, ±¸Çö, °ËÁõ±îÁö)  

Á¦8°ú Project 1 : Stop Watch  
8.1 Key Control Module¿¡ ´ëÇÑ ¼³°è  
8.2 Counter Module¿¡ ´ëÇÑ ¼³°è  
8.3 Hexa to BCD º¯È¯ Module¿¡ ´ëÇÑ ¼³°è  
8.4 BCD to 7 Segment º¯È¯ Module¿¡ ´ëÇÑ ¼³°è  
8.5 Stop Watch Top Module¿¡ ´ëÇÑ ¼³°è ¹× º¸µå Test

Á¦9°ú Project 2 : UART
9.1 UART ¼Û½Å ¸ðµâ ¼³°è  
9.2 UART ¼ö½Å ¸ðµâ ¼³°è  
9.3 UART Åë½ÅÀ» È°¿ëÇÑ Data ¼Û¼ö½ÅÀÇ ÀÀ¿ë  
9.4 UART Åë½Å Test¸¦ À§ÇÑ °í·Á  
9.5 UART ¼Û¼ö½Å È¸·Î¿¡ ´ëÇÑ Hardware Test  

Á¦10°ú Project 3 : 4Ä¢ ¿¬»ê °è»ê±â  
10.1 4Ä¢ ¿¬»ê °è»ê±â °³¿ä  

Á¦11°ú Project 4 : Alarm±â´É ½Ã°è  
11.1 Alarm±â´É ½Ã°è °³¿ä  

Á¦12°ú ÈļӠÇнÀÀ» À§ÇÑ ¾È³»  

ºÎ·Ï
ºÎ·Ï 1 Xilinx VIVADO Tool ¼³Ä¡Çϱâ
ºÎ·Ï 2 Xilinx LUT(Look Up Table) ÀÌÇØÇÏ±â  
ºÎ·Ï 3 FPGA¿Í MICOM  
ºÎ·Ï 4 ½Ç½ÀÀåºñ JFK-100A Board È°¿ëÀ» À§ÇÑ ÀÚ·á  
ºÎ·Ï 5 ¾ç¹æÇâ ÀÔÃâ·Â Port ±¸ÇöÀ» À§ÇÑ Verilog HDL  
ºÎ·Ï 6 Flash Memory·Î BootingÇÏ±â  
ºÎ·Ï 7 °³¹ß¹®¼­ Á¤¸®Çϱâ